时钟和RESET信号设计指南
1．避免使用混合时钟沿：（1）在你的设计中，要避免同时使用上升沿触发和下降沿触发这两种触发方式的寄存器。若设计中必须同时使用上升沿和下降沿进行触发，则必须确保综合和时序分析后的该模块的时序周期在最坏状态下也是正确的，必须在给用户的文档中详细描述对该设计中时序信号占空比的要求；（2）如果在你的设计中必须同时使用大量的上升沿和下降沿出发的触发器，那么应该把他们放在不同的模块中。
2，避免使用时钟缓冲器：避免在RTL代码中直接引入时钟缓冲器。时钟缓冲器通常是在综合完成之后，作为物理设计中的部分工作插入到设计中的。
3．避免使用门控时钟：避免在RTL代码中直接使用门控时钟。门控时钟电缆是一种工艺相关和时序相关的电路。
4．避免在模块内部产生时钟：在你的设计中，避免使用内部产生时钟的方法。内部产生的时钟可能导致可测性限制。
5．门控时钟和低功耗设计：（1）如果必须使用门控时钟或内部时钟，或者RESET信号，就应该把内部时钟电路或RESET电路分离出来，将它们作为顶层下的独立模块进行设计。将设计细分。保证所有单一模块，只使用一个时钟和一个RESET信号。（2）如果你的设计中需要门控时钟，那么就要在RTL代码中使用同步加载寄存器。
6．避免在模块内部产生RESET信号：（1）如果可能，尽量避免在模块内部产生RESET信号，或者避免用其它条件逻辑产生RESET信号；（2）如果确实需要条件RESET信号，那么可以创建一个独立的RESET信号，再创建一个独立的条件RESET产生逻辑模块。
7．RESET逻辑功能：RESET信号的逻辑功能应该是直接清除所有的寄存器。不要把RESET信号作为状态机的输入。
8．一位同步器：使用两级触发，在两个时钟域之间传递一位数据。如图
所示。把这些触发器用不同名字区别开，这样有利于集成时对这些亚稳态的触发器特性进行分析。为了防止毛刺的传播，不要将组合逻辑从一个时钟域连接到另一个时钟域。
9．多位同步器：在传输两个时钟域之间的多位数据时，不要使用上述的一位同步器传输方法，而应该使用一种可靠的握手电路或者像格雷码那样的多位编码方式。
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